台积电早期5nm测试芯片良率80%HVM将于2020上半年推出

本文摘要:在今天的IEEE国际电子器件大会(IEDM2019)上,台积电阐述了其在5nm工艺上获得的可行性成果。目前,该公司正在向客户获取基于N7和N7P工艺的产品。 但在向5nm会合的时候,两者贾昂分享一些设计规则。据报,与7nm派生工艺比起,N5新工艺将减少原始的节点,并在10层以上普遍用于EUV技术,以增加7nm+制程的总步骤。此外,台积电会用上第五代FinFET技术。

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在今天的IEEE国际电子器件大会(IEDM2019)上,台积电阐述了其在5nm工艺上获得的可行性成果。目前,该公司正在向客户获取基于N7和N7P工艺的产品。

但在向5nm会合的时候,两者贾昂分享一些设计规则。据报,与7nm派生工艺比起,N5新工艺将减少原始的节点,并在10层以上普遍用于EUV技术,以增加7nm+制程的总步骤。此外,台积电会用上第五代FinFET技术。(题图viaAnandTech)TSMC回应,其5nmEUV可将密度提高大约1.84倍、能效提高15%(功耗减少30%)。

当前测试的芯片有256MbSRAM和一些逻辑器件,平均值良率为80%、峰值为90%。似乎,尽管新工艺需要增大现代移动芯片的大小,但收益率要较低得多。

目前新技术正在正处于早期测试阶段,预计可在2020上半年转至量产,预计5nm成品芯片可在2020下半年准备就绪。目前TSMC7nm工艺可在每平方面积上冲刷1亿个晶体管(大约96.27mTr/mm2),5nm新工艺平均177.14mTr/mm2作为试产的一部分,TSMC不会生产大量的测试芯片,以检验新工艺否如预期般前进。

其中还包括一种静态随机存储(SRAM),以及一种SRAM+逻辑I/O芯片。TSMC展出了具备大电流(HC)和高密度(HD)特性的SRAM单元,尺寸分别为25000/21000平方纳米。同时,该公司正在大力推展有史以来大于的HDSRAM。

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至于人组芯片,TSMC回应其包括了30%SRAM、60%逻辑(CPU/GPU)、以及10%的IO组件。SRAM部分为256Mb,所占到面积为5.376平方毫米。

不过TSMC认为,该芯片不包括自修缮电路,意味著我们需要加到额外的晶体管,才可构建这一功能。若SRAM占到芯片的30%,则整个芯片面积为17.92平方毫米左右。

目前TSMC发布的平均值良率大约为80%,单片晶圆的峰值良率则低于90%。但17.92平方毫米的面积,意味著它并非高性能的现代工艺芯片。一般来说情况下,芯片制造商不会首先咋移动处理器上小试牛刀,以分摊新工艺的高昂成本吗,比如基于7nmEUV的麒麟9905GSoC(面积相似110平方毫米)。尽管AMDZen2芯片看上去相当大,但并非所有组件都使用EUV工艺生产。

不过展望未来,它也更加合适迁入至5nmEUV。在台积电试产的CPU和GPU芯片中,眼尖的网友,应当可以显现出一些端倪,比如通过芯片可以达成协议的频率来逆引良率。

在TSMC发布的数据中,CPU可在0.7V电压下构建1.5GHz主频,并在1.2V电压下达成协议3.25GHz频率。至于GPU,图中表明可在0.65V时构建0.66GHz频率,并在1.2V电压下提高至1.43GHz。对于未来的芯片来说,反对多种通信技术,也是一项最重要的能力。因此在测试芯片中,TSMC还讲解了高速PAM-4收发器。


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